台积电揭示半导体工艺和封装技术蓝图，目标延伸至2030年

【数据世界】12月28日消息，IEDM 2023国际电子元件会议上，台积电揭开了一张雄心勃勃的半导体制造工艺和封装技术的蓝图，远景规划一直延伸至2030年。

目前，台积电正全力推进3纳米级别的N3系列工艺，而下一步的计划将在2025年至2027年之间启动，旨在打造2纳米级别的N2系列，包括N2和N2P等子系列。据数据世界了解，这将实现在单颗芯片内集成超过千亿个晶体管的壮举，同时，单个封装内可达到5000亿个晶体管。

为实现这一目标，台积电将整合一系列新材料和新技术，包括EUV极紫外光刻、全新通道材料、金属氧化物ESL、自对齐线弹性空间、低损伤低硬化低K铜材料填充等等，同时还将充分利用CoWoS、InFO、SoIC等封装技术。

未来的规划更为远大，将包括1.4纳米级别的A14和1纳米级别的A10工艺。这些工艺节点计划在2030年左右量产，预计将在单颗芯片内集成超过2000亿个晶体管，而单个封装内更将超过1万亿个，相较于N2工艺将会翻倍。

英特尔也宣布了类似的计划，计划在2030年实现单个封装内10000亿个晶体管，这可谓是两大巨头的技术竞争激烈。

目前，最复杂的单芯片是NVIDIA GH100，其晶体管数量达到800亿个。而在多芯片封装方面，各种GPU计算芯片处于领先地位，例如英特尔的Ponte Vecchio GPU Max，拥有超过1000亿个晶体管，而AMD的Instinct MI300A和MI300X分别拥有1460亿和1530亿个晶体管，这些数据彰显了半导体领域的技术竞争激烈。