近期，台积电在北美技术论坛上分享了其最新的N2（2纳米制程）工艺在缺陷率控制方面的表现，这一消息引起了广泛关注。与之前推出的7纳米、5纳米及3纳米制程相比，N2工艺在缺陷率上展现出了更为出色的控制能力。
尽管台积电并未透露具体的缺陷率数据，但会上展示了各制程工艺在不同时间段的缺陷率变化趋势。值得注意的是，N2工艺是台积电首次采用GAAFET全环绕晶体管技术的工艺节点，距离其大规模量产预计还有两个季度的时间，预计年底能够正式投产。
从试产阶段的数据来看，N2工艺的缺陷率与同期的N5（5纳米）/N4（4纳米）工艺相当，甚至在某些方面略胜一筹，明显优于N7（7纳米）/N6以及N3/N3P（3纳米）工艺。在过去的近两个月里，N2工艺的表现尤为亮眼。回顾历史数据，N7/N6工艺在试产到量产的半年内，综合缺陷率一直相对较高，而N3/N3P工艺自量产以来便维持在一个较低的水平。相比之下，N5/N4工艺从试产初期就展现出了极低的缺陷率。
台积电方面表示，如果N2工艺能够继续沿着N5/N4的改善路径发展，其未来的市场前景将极为广阔。同时，台积电还强调了工艺缺陷率下降速度的重要性，这不仅与工艺设计和技术本身有关，还与芯片的生产数量和产能规模密切相关。大规模的生产能够更快地发现潜在问题，从而及时进行改进。
目前，N2工艺已经完成了大量芯片的流片工作，这是其能够快速降低缺陷率的关键因素之一。随着生产数量的不断增加，台积电有信心进一步优化N2工艺，确保其能够顺利实现大规模量产。
